Resumo

Este documento aborda o problema da síntese de relógios multifrequência nos chips RF Beidou Geração II, propondo uma solução de síntese de relógios baseada na tecnologia de divisão fraccionada de frequências. Esta solução pode unificar vários relógios de entrada externos no relógio de sistema de 16,368 MHz necessário e é implementada utilizando linguagem de descrição de hardware (HDL). O projeto foi validado através de testes de silício, demonstrando uma estrutura simples e adequada para a implementação ASIC.

Introdução

Os chips de RF para navegação por satélite têm de ser compatíveis com várias frequências de relógio externas para funcionarem com osciladores partilhados utilizados em dispositivos como os telemóveis. A frequência do sinal Beidou Geração II B1 é de 1561,098 MHz, que deve ser convertida para uma frequência intermédia fixa (IF). Este documento centra-se na metodologia de conversão de diferentes frequências de relógio de entrada no relógio de 16,368 MHz exigido pelo sistema, especialmente quando a frequência se torna um múltiplo não inteiro após a multiplicação da frequência.

Princípios e implementação de circuitos

O circuito de síntese de relógio multi-frequência adopta uma estrutura de acumulador e contador duplo, utilizando o trabalho alternado de dois divisores de frequência para conseguir uma divisão de frequência fraccionada. Quando a parte fraccionada da frequência alvo é próxima de 0,25 ou 0,75, é aplicada uma técnica de mudança de largura de meio pulso para otimizar o desempenho de saída. Todo o projeto é implementado em Verilog HDL para garantir que é independente do processo.

Análise de desempenho

Ao efetuar uma multiplicação e divisão de frequência de 40x num relógio de entrada de 26 MHz, foi gerado com êxito um relógio de saída de 16,368 MHz. Os resultados dos testes mostraram um jitter de pico de 480,3 ps e um desvio de frequência inferior a 1 ppm, cumprindo os requisitos do projeto. Esta solução também é eficaz para outras frequências de entrada comuns, com todas as métricas de desempenho cumprindo os requisitos de aplicação do chip de RF.

Conclusão

A solução de síntese de relógio multifrequência proposta foi aplicada com êxito no chip RF SDT6112 Beidou Geração II. Os testes práticos mostram que o projeto é estável e simples, particularmente adequado para a implementação ASIC. Tem um grande potencial para aplicações nos domínios das comunicações e do DSP (Digital Signal Processing) especializado.