초록

이 백서에서는 베이더우 2세대 RF 칩의 다중 주파수 클럭 합성 문제를 다루며, 분수 주파수 분할 기술을 기반으로 한 클럭 합성 솔루션을 제안합니다. 이 솔루션은 다양한 외부 입력 클럭을 필요한 16.368MHz 시스템 클럭으로 통합할 수 있으며 하드웨어 설명 언어(HDL)를 사용하여 구현됩니다. 이 설계는 실리콘 테스트를 통해 검증되었으며, 간단한 구조와 ASIC 구현에 적합함을 입증했습니다.

소개

위성 내비게이션 RF 칩은 휴대폰과 같은 디바이스에서 사용되는 공유 발진기와 함께 작동하려면 여러 외부 클록 주파수와 호환되어야 합니다. 베이더우 2세대 B1 신호의 주파수는 1561.098MHz로, 고정된 중간 주파수(IF)로 다운컨버팅해야 합니다. 이 백서에서는 다양한 입력 클록 주파수를 시스템에 필요한 16.368MHz 클록으로 변환하는 방법론, 특히 주파수 곱셈 후 주파수가 정수가 아닌 배수가 되는 경우에 초점을 맞춥니다.

회로 원리 및 구현

다중 주파수 클록 합성 회로는 누산기와 듀얼 카운터 구조를 채택하여 두 개의 주파수 분배기를 번갈아 가며 작동하여 분수 주파수 분할을 달성합니다. 목표 주파수의 분수 부분이 0.25 또는 0.75에 가까워지면 하프 펄스 폭 시프트 기술이 적용되어 출력 성능을 최적화합니다. 전체 설계는 프로세스 독립성을 보장하기 위해 Verilog HDL로 구현됩니다.

성능 분석

26MHz 입력 클록에 40배 주파수 곱셈과 나눗셈을 수행하여 16.368MHz 출력 클록을 성공적으로 생성했습니다. 테스트 결과 480.3ps의 피크 지터와 1ppm 미만의 주파수 편차를 보여 설계 요구 사항을 충족했습니다. 이 솔루션은 다른 일반적인 입력 주파수에도 효과적이며 모든 성능 메트릭이 RF 칩 애플리케이션 요구 사항을 충족합니다.

결론

제안된 다중 주파수 클록 합성 솔루션은 SDT6112 Beidou 2세대 RF 칩에 성공적으로 적용되었습니다. 실제 테스트 결과 설계가 안정적이고 간단하며 특히 ASIC 구현에 적합한 것으로 나타났습니다. 통신 및 특수 DSP(디지털 신호 처리) 분야의 응용 분야에 큰 잠재력을 가지고 있습니다.