要旨

本論文では、分数周波数分割技術に基づくクロック合成ソリューションを提案することで、Beidou Generation II RFチップにおける複数周波数クロック合成の問題に取り組む。このソリューションは、様々な外部入力クロックを必要な16.368MHzシステムクロックに統一することができ、ハードウェア記述言語（HDL）を使用して実装されている。この設計はシリコン・テストにより検証され、シンプルな構造とASIC実装に適していることが実証されている。.

はじめに

衛星ナビゲーションのRFチップは、携帯電話などのデバイスで使用される共有発振器で動作するため、複数の外部クロック周波数に対応していなければならない。Beidou Generation IIのB1信号の周波数は1561.098MHzであり、これを固定中間周波数（IF）にダウンコンバートする必要がある。この論文では、異なる入力クロック周波数をシステムに要求される16.368MHzクロックに変換する方法、特に周波数逓倍後に周波数が非整数倍となる場合に焦点を当てます。.

回路原理と実装

多周波クロック合成回路は、アキュムレータとデュアル・カウンタ構造を採用し、2つの分周器を交互に動作させることで分周を実現する。ターゲット周波数の分数部分が0.25または0.75に近い場合、ハーフパルス幅シフト技術が適用され、出力性能が最適化される。設計全体はVerilog HDLで実装され、プロセスに依存しない。.

パフォーマンス分析

26MHzの入力クロックに対して40倍の周波数逓倍と分周を行い、16.368MHzの出力クロックを生成することに成功した。テスト結果は、ピークジッター480.3ps、周波数偏差1ppm未満で、設計要件を満たしている。このソリューションは、他の一般的な入力周波数にも有効で、すべての性能指標がRFチップのアプリケーション要件を満たしている。.

結論

提案したマルチ周波数クロック合成ソリューションは、SDT6112 Beidou Generation II RFチップに適用することに成功しました。実用的なテストにより、この設計は安定でシンプルであり、特にASIC実装に適していることが示された。通信や特殊なDSP（デジタル信号処理）分野での応用に大きな可能性を秘めています。.