Abstracto

Este artículo aborda el problema de la síntesis de reloj multifrecuencia en los chips de radiofrecuencia Beidou de segunda generación, proponiendo una solución basada en la tecnología de división de frecuencia fraccionaria. Esta solución permite unificar diversas señales de reloj externas en la señal de reloj del sistema requerida de 16,368 MHz y se implementa mediante un lenguaje de descripción de hardware (HDL). El diseño se ha validado mediante pruebas en silicio, demostrando una estructura simple y su idoneidad para la implementación en ASIC.

Introducción

Los chips de radiofrecuencia (RF) para navegación por satélite deben ser compatibles con múltiples frecuencias de reloj externas para funcionar con los osciladores compartidos utilizados en dispositivos como teléfonos móviles. La frecuencia de la señal Beidou Generación II B1 es de 1561,098 MHz, la cual debe convertirse a una frecuencia intermedia (FI) fija. Este artículo se centra en la metodología para convertir diferentes frecuencias de reloj de entrada a la frecuencia de reloj de 16,368 MHz requerida por el sistema, especialmente cuando la frecuencia resultante, tras la multiplicación, se convierte en un múltiplo no entero.

Principios e implementación de circuitos

El circuito de síntesis de reloj multifrecuencia emplea una estructura de acumulador y doble contador, utilizando dos divisores de frecuencia que operan alternativamente para lograr la división de frecuencia fraccionaria. Cuando la fracción de la frecuencia objetivo se aproxima a 0,25 o 0,75, se aplica una técnica de desplazamiento de medio ancho de pulso para optimizar el rendimiento de salida. El diseño completo se implementa en Verilog HDL para garantizar su independencia del proceso.

Análisis de rendimiento

Al aplicar una multiplicación y división de frecuencia de 40x a una señal de reloj de entrada de 26 MHz, se generó con éxito una señal de reloj de salida de 16,368 MHz. Los resultados de las pruebas mostraron una fluctuación de fase máxima de 480,3 ps y una desviación de frecuencia inferior a 1 ppm, cumpliendo así con los requisitos de diseño. Esta solución también resulta eficaz para otras frecuencias de entrada comunes, y todos los parámetros de rendimiento cumplen con los requisitos de la aplicación del chip de RF.

Conclusión

La solución propuesta para la síntesis de reloj multifrecuencia se ha aplicado con éxito en el chip de radiofrecuencia SDT6112 Beidou de segunda generación. Las pruebas prácticas demuestran que el diseño es estable y sencillo, especialmente adecuado para su implementación en ASIC. Presenta un gran potencial para aplicaciones en comunicaciones y procesamiento digital de señales (DSP) especializado.