Abstrak

Makalah ini membahas masalah sintesis clock multi-frekuensi dalam chip RF Beidou Generasi II, mengusulkan solusi sintesis clock berdasarkan teknologi pembagian frekuensi pecahan. Solusi ini dapat menyatukan berbagai jam input eksternal ke dalam jam sistem 16,368 MHz yang diperlukan dan diimplementasikan menggunakan bahasa deskripsi perangkat keras (HDL). Desain ini telah divalidasi melalui pengujian silikon, yang menunjukkan struktur sederhana dan kesesuaian untuk implementasi ASIC.

Pendahuluan

Chip RF navigasi satelit harus kompatibel dengan beberapa frekuensi clock eksternal agar dapat bekerja dengan osilator bersama yang digunakan pada perangkat seperti ponsel. Frekuensi sinyal Beidou Generasi II B1 adalah 1561,098 MHz, yang harus dikonversi ke frekuensi menengah (IF) yang tetap. Makalah ini berfokus pada metodologi untuk mengubah frekuensi clock input yang berbeda menjadi clock 16,368 MHz yang dibutuhkan sistem, terutama ketika frekuensi menjadi kelipatan bilangan bulat setelah penggandaan frekuensi.

Prinsip dan Implementasi Sirkuit

Rangkaian sintesis jam multi-frekuensi mengadopsi struktur akumulator dan penghitung ganda, menggunakan kerja bolak-balik dari dua pembagi frekuensi untuk mencapai pembagian frekuensi pecahan. Apabila bagian pecahan dari frekuensi target mendekati 0,25 atau 0,75, teknik pergeseran lebar setengah pulsa diterapkan untuk mengoptimalkan performa output. Seluruh desain diimplementasikan dalam Verilog HDL untuk memastikan bahwa ini adalah proses yang independen.

Analisis Kinerja

Dengan melakukan perkalian dan pembagian frekuensi 40x pada clock input 26 MHz, clock output 16,368 MHz berhasil dihasilkan. Hasil pengujian menunjukkan jitter puncak 480,3 ps dan deviasi frekuensi kurang dari 1 ppm, memenuhi persyaratan desain. Solusi ini juga efektif untuk frekuensi input umum lainnya, dengan semua metrik kinerja yang memenuhi persyaratan aplikasi chip RF.

Kesimpulan

Solusi sintesis jam multi frekuensi yang diusulkan telah berhasil diterapkan dalam chip RF SDT6112 Beidou Generasi II. Pengujian praktis menunjukkan bahwa desainnya stabil dan sederhana, khususnya cocok untuk implementasi ASIC. Ini memiliki potensi besar untuk aplikasi dalam bidang komunikasi dan DSP (Digital Signal Processing) khusus.