چکیده

این مقاله به مسئله سنتز کلاک چندفرکانسی در چیپ‌های RF نسل دوم بیدو می‌پردازد و راه‌حلی برای سنتز کلاک بر پایه فناوری تقسیم فرکانس کسری پیشنهاد می‌کند. این راه‌حل می‌تواند کلاک‌های ورودی خارجی مختلف را به کلاک سیستم مورد نیاز با فرکانس ۱۶٫۳۶۸ مگاهرتز یکپارچه کند و با استفاده از زبان توصیف سخت‌افزار (HDL) پیاده‌سازی می‌شود. طراحی از طریق تست روی سیلیکون اعتبارسنجی شده و ساختار ساده‌ای را نشان می‌دهد که برای پیاده‌سازی ASIC مناسب است.

مقدمه

چیپ‌های RF ناوبری ماهواره‌ای باید با فرکانس‌های کلاک خارجی متعدد سازگار باشند تا بتوانند با اسیلاتورهای مشترک مورد استفاده در دستگاه‌هایی مانند تلفن‌های همراه کار کنند. فرکانس سیگنال B1 نسل دوم بیدو برابر با ۱۵۶۱٫۰۹۸ مگاهرتز است که باید به یک فرکانس میانی ثابت (IF) پایین‌تبدیل شود. این مقاله بر روش‌شناسی تبدیل فرکانس‌های کلاک ورودی مختلف به کلاک ۱۶٫۳۶۸ مگاهرتزی مورد نیاز سیستم تمرکز دارد، به‌ویژه زمانی که فرکانس پس از تکثیر فرکانس به ضریب غیرصحيح تبدیل می‌شود.

اصول و پیاده‌سازی مدار

مدار سنتز کلاک چندفرکانسی از ساختار انباشتگر و شمارنده‌ی دوگانه بهره می‌برد و با استفاده از کار متناوب دو تقسیم‌کننده‌ی فرکانس، تقسیم فرکانس کسری را محقق می‌کند. هنگامی که بخش کسری فرکانس هدف به ۰٫۲۵ یا ۰٫۷۵ نزدیک می‌شود، از تکنیک جابجایی عرض نیم‌پالس برای بهینه‌سازی عملکرد خروجی استفاده می‌شود. کل طراحی در Verilog HDL پیاده‌سازی شده تا از فرآیند مستقل باشد.

تحلیل عملکرد

با انجام ضرب و تقسیم فرکانس ۴۰ برابر بر روی کلاک ورودی ۲۶ مگاهرتز، کلاک خروجی ۱۶٫۳۶۸ مگاهرتز با موفقیت تولید شد. نتایج آزمون‌ها نشان داد که بیشینه جیت ۴۸۰٫۳ پیکوثانیه و انحراف فرکانس کمتر از ۱ قسمت در میلیون است که با الزامات طراحی مطابقت دارد. این راهکار برای سایر فرکانس‌های ورودی رایج نیز مؤثر است و تمامی معیارهای عملکردی نیازمندی‌های کاربرد چیپ RF را برآورده می‌کنند.

نتیجه‌گیری

راهکار پیشنهادی سنتز کلاک چندفرکانسی با موفقیت در تراشه RF SDT6112 نسل دوم بیدو پیاده‌سازی شده است. آزمایش‌های عملی نشان می‌دهند که این طراحی پایدار و ساده است و به‌ویژه برای پیاده‌سازی ASIC مناسب می‌باشد. این راهکار پتانسیل زیادی برای کاربردها در زمینه‌های مخابرات و پردازش سیگنال دیجیتال (DSP) تخصصی دارد.