Le Noyau IP du terminal AFDX ARINC664 est un module IP basé sur un FPGA entièrement conforme à la spécification ARINC664 Part 7. Prenant en charge deux ports ARINC664 configurables avec des débits de données de 10/100/1000 Mbps, ce noyau IP permet le développement rapide de cartes d'interface de réseau terminal ARINC664. En intégrant l'ensemble de la pile de protocoles ARINC664 dans le noyau IP, il minimise la charge de travail de l'unité centrale, garantissant des performances en temps réel, un déterminisme, une fiabilité élevée et la stabilité du système.

Grâce à son empreinte compacte et à sa faible consommation de ressources, ce noyau IP est parfaitement adapté aux systèmes embarqués qui doivent répondre à des exigences strictes en matière de puissance, de taille et de fiabilité. Il permet aux développeurs d'accélérer la conception des systèmes, de réduire les risques et de raccourcir les délais de mise sur le marché. Le noyau a déjà été validé sur les principales plateformes FPGA d'AMD (Xilinx) et d'Intel (Altera), ainsi que sur des alternatives domestiques compatibles, ce qui le rend très polyvalent pour les applications aéronautiques, automobiles et maritimes.

Noyau IP du terminal AFDX ARINC664

Spécifications

  • Conformité aux normes : ARINC664 Partie 7

  • Caractéristiques du port :

    • Prise en charge des ports d'échantillonnage, de file d'attente et SAP

    • Prise en charge du protocole ICMP

    • Plage de BAG configurable : 0,5-128 ms

    • Contrôle de la mise en forme du trafic VL

    • Temps de latence : <150 µs (envoi/réception)

    • Prend en charge jusqu'à 4 sous-VL

    • Taille du cadre : jusqu'à 8 KB

  • Capacité :

    • 128 VL et ports de transmission

    • 128 VL et ports de réception

    • 2 ports AFDX

    • Vitesse du port configurable : 10/100/1000 Mbps

  • Prise en charge optionnelle du protocole de haute intégrité :

    • Intégrité de la source

    • Intégrité des bits

    • Intégrité de la séquence

    • Intégrité du temps

  • La sécurité : Puce de cryptage avec emballage TSOC

  • Adaptation FPGA :

    • AMD (Xilinx) Spartan-6, Virtex-5, Kintex-7, Zynq-7, Virtex-7

    • Intel (Altera) EP2AGX125

    • Autres FPGA domestiques compatibles

Catégorie de spécificationPuce de cryptage importéePuce de cryptage domestique
Paramètres environnementaux
Température de fonctionnementDe -40°C à +70°C-55°C à +125°C
Température de stockage-40°C à +85°CDe -65°C à +150°C
Paramètres électriques
Tension E/S+2,8V à +5,25V
Tension VCC+2,7V à +3,6V
Spécifications physiques
Type d'emballage6 broches TSOCSOP à 8 broches

Principales différences :

  • La puce domestique offre une plus grande plage de température (de -55°C à +125°C en fonctionnement).
  • La puce importée prend en charge une plage de tension d'E/S plus large (+2,8V à +5,25V)
  • Différents types de boîtiers (TSOC vs SOP)
  • La puce domestique a une plus grande tolérance à la température pour les applications militaires/aérospatiales

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