{"id":1301,"date":"2025-10-05T15:32:27","date_gmt":"2025-10-05T15:32:27","guid":{"rendered":"https:\/\/www.wallisemi.com\/?p=1301"},"modified":"2025-10-06T15:34:50","modified_gmt":"2025-10-06T15:34:50","slug":"investigacao-sobre-a-sintese-de-relogios-multi-frequencia-em-chips-beidou-geracao-ii-rf","status":"publish","type":"post","link":"https:\/\/www.wallisemi.com\/pt\/blog\/industry-insights\/research-on-multi-frequency-clock-synthesis-in-beidou-generation-ii-rf-chips\/","title":{"rendered":"Investiga\u00e7\u00e3o sobre a s\u00edntese de rel\u00f3gios multifrequ\u00eancia em chips RF Beidou Gera\u00e7\u00e3o II"},"content":{"rendered":"

Resumo<\/strong><\/strong><\/h4>\n\n\n\n

Este documento aborda o problema da s\u00edntese de rel\u00f3gios multifrequ\u00eancia nos chips RF Beidou Gera\u00e7\u00e3o II, propondo uma solu\u00e7\u00e3o de s\u00edntese de rel\u00f3gios baseada na tecnologia de divis\u00e3o fraccionada de frequ\u00eancias. Esta solu\u00e7\u00e3o pode unificar v\u00e1rios rel\u00f3gios de entrada externos no rel\u00f3gio de sistema de 16,368 MHz necess\u00e1rio e \u00e9 implementada utilizando linguagem de descri\u00e7\u00e3o de hardware (HDL). O projeto foi validado atrav\u00e9s de testes de sil\u00edcio, demonstrando uma estrutura simples e adequada para a implementa\u00e7\u00e3o ASIC.<\/p>\n\n\n\n

Introdu\u00e7\u00e3o<\/strong><\/strong><\/h4>\n\n\n\n

Os chips de RF para navega\u00e7\u00e3o por sat\u00e9lite t\u00eam de ser compat\u00edveis com v\u00e1rias frequ\u00eancias de rel\u00f3gio externas para funcionarem com osciladores partilhados utilizados em dispositivos como os telem\u00f3veis. A frequ\u00eancia do sinal Beidou Gera\u00e7\u00e3o II B1 \u00e9 de 1561,098 MHz, que deve ser convertida para uma frequ\u00eancia interm\u00e9dia fixa (IF). Este documento centra-se na metodologia de convers\u00e3o de diferentes frequ\u00eancias de rel\u00f3gio de entrada no rel\u00f3gio de 16,368 MHz exigido pelo sistema, especialmente quando a frequ\u00eancia se torna um m\u00faltiplo n\u00e3o inteiro ap\u00f3s a multiplica\u00e7\u00e3o da frequ\u00eancia.<\/p>\n\n\n\n

Princ\u00edpios e implementa\u00e7\u00e3o de circuitos<\/strong><\/strong><\/h4>\n\n\n\n

O circuito de s\u00edntese de rel\u00f3gio multi-frequ\u00eancia adopta uma estrutura de acumulador e contador duplo, utilizando o trabalho alternado de dois divisores de frequ\u00eancia para conseguir uma divis\u00e3o de frequ\u00eancia fraccionada. Quando a parte fraccionada da frequ\u00eancia alvo \u00e9 pr\u00f3xima de 0,25 ou 0,75, \u00e9 aplicada uma t\u00e9cnica de mudan\u00e7a de largura de meio pulso para otimizar o desempenho de sa\u00edda. Todo o projeto \u00e9 implementado em Verilog HDL para garantir que \u00e9 independente do processo.<\/p>\n\n\n\n

An\u00e1lise de desempenho<\/strong><\/strong><\/h4>\n\n\n\n

Ao efetuar uma multiplica\u00e7\u00e3o e divis\u00e3o de frequ\u00eancia de 40x num rel\u00f3gio de entrada de 26 MHz, foi gerado com \u00eaxito um rel\u00f3gio de sa\u00edda de 16,368 MHz. Os resultados dos testes mostraram um jitter de pico de 480,3 ps e um desvio de frequ\u00eancia inferior a 1 ppm, cumprindo os requisitos do projeto. Esta solu\u00e7\u00e3o tamb\u00e9m \u00e9 eficaz para outras frequ\u00eancias de entrada comuns, com todas as m\u00e9tricas de desempenho cumprindo os requisitos de aplica\u00e7\u00e3o do chip de RF.<\/p>\n\n\n\n

Conclus\u00e3o<\/strong><\/strong><\/h4>\n\n\n\n

A solu\u00e7\u00e3o de s\u00edntese de rel\u00f3gio multifrequ\u00eancia proposta foi aplicada com \u00eaxito no chip RF SDT6112 Beidou Gera\u00e7\u00e3o II. Os testes pr\u00e1ticos mostram que o projeto \u00e9 est\u00e1vel e simples, particularmente adequado para a implementa\u00e7\u00e3o ASIC. Tem um grande potencial para aplica\u00e7\u00f5es nos dom\u00ednios das comunica\u00e7\u00f5es e do DSP (Digital Signal Processing) especializado.<\/p>","protected":false},"excerpt":{"rendered":"

Abstract This paper addresses the multi-frequency clock synthesis issue in Beidou Generation II RF chips, proposing a clock synthesis solution based on fractional frequency division technology. This solution can unify various external input clocks into the required 16.368 MHz system clock and is implemented using hardware description language (HDL). The design has been validated through […]<\/p>\n","protected":false},"author":1,"featured_media":1300,"comment_status":"closed","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"_acf_changed":false,"footnotes":""},"categories":[30,31],"tags":[34],"class_list":["post-1301","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-industry-insights","category-blog","tag-gene-xu"],"acf":[],"_links":{"self":[{"href":"https:\/\/www.wallisemi.com\/pt\/wp-json\/wp\/v2\/posts\/1301","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/www.wallisemi.com\/pt\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/www.wallisemi.com\/pt\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/www.wallisemi.com\/pt\/wp-json\/wp\/v2\/users\/1"}],"replies":[{"embeddable":true,"href":"https:\/\/www.wallisemi.com\/pt\/wp-json\/wp\/v2\/comments?post=1301"}],"version-history":[{"count":1,"href":"https:\/\/www.wallisemi.com\/pt\/wp-json\/wp\/v2\/posts\/1301\/revisions"}],"predecessor-version":[{"id":1302,"href":"https:\/\/www.wallisemi.com\/pt\/wp-json\/wp\/v2\/posts\/1301\/revisions\/1302"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/www.wallisemi.com\/pt\/wp-json\/wp\/v2\/media\/1300"}],"wp:attachment":[{"href":"https:\/\/www.wallisemi.com\/pt\/wp-json\/wp\/v2\/media?parent=1301"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/www.wallisemi.com\/pt\/wp-json\/wp\/v2\/categories?post=1301"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/www.wallisemi.com\/pt\/wp-json\/wp\/v2\/tags?post=1301"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}